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Intern HDL Design Engineer automatically generated by an EDA tool / Stage Ingénieur Design HDL généré automatiquement par un outil EDA H/F

Intern HDL Design Engineer automatically generated by an EDA tool / Stage Ingénieur Design HDL généré automatiquement par un outil EDA H/F

On site

Montigny-le-bretonneux, France

Fresher

Internship

10-12-2025

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Skills

Python Test Architecture git C++

Job Specifications

Sujet : Sérialisation d’une librairie de fonctions HDL et automatisation des paramètres en fonction des contraintes hardware

En Bref :

Mots clefs : Digital IC, Design, Verification, SystemVerilog, C++, Python

Compétences : Double compétences de vérification fonctionnelle et développement de circuits intégrés

Durée : 6 mois

Début : Février 2026

Rémunération : Oui

Niveau d’étude : Bac + 5

Possibilité d’embauche a l’issue du stage : Oui

Compétences acquises en fin de stage :

Compétences acquises en fin de stage :
Maîtrise du développement HDL en Python et SystemVerilog/Verilog, avec une approche orientée objet et fonctionnelle
Création de bancs de test pour HDL (C++)
Collaboration en environnement multiculturel au sein d’une équipe d’experts en R&D

Description :

Au sein du département R&D, vous contribuerez, en collaboration avec les membres de l’équipe, à développer du code HDL, visant à sérialiser une librairie de fonctions hardware en vue d'améliorer la fréquence maximale atteignable, ainsi que de produire une validation fonctionnelle complète.

Notre outil EDA est aujourd’hui utilisé par les leaders mondiaux des processeurs et des systèmes sur puce (System-on-Chip) afin de spécifier et implémenter en HDL le NOC (Network On Chip).

Ce stage vous permettra de travailler sur des problématiques de vérification complexes, en lien direct avec les standards du semiconducteur, tout en évoluant dans un environnement technique de haut niveau basé en région Parisienne.

Votre mission sera de :

Analyser et comprendre les fonctions à sérialiser
Proposer et implémenter une architecture de sérialisation pour chacun d’elle en tenant compte des contraintes physiques
Créer les bancs de test associé à ces fonctions
Valider l’architecture avec vérification fonctionnelle

Profil recherché

Vous êtes en dernière année d’une école d’ingénieurs ou d’un cursus universitaire niveau Bac+5 avec une spécialisation en microélectronique. Vous avez une bonne compréhension des langages HDL (Verilog ou SystemVerilog) ainsi que des langages orientés objet (C++).

Une connaissance des bonnes pratiques d’outils de gestion de code (GIT) est appréciée.

La société évoluant dans un environnement multiculturel, l’anglais courant est vivement recommandé

A propos d'Arteris

Arteris est l'un des principaux fournisseurs d'IP système pour l'accélération du développement de systèmes sur puce (SoC) dans les systèmes électroniques d'aujourd'hui. La propriété intellectuelle d'interconnexion de réseaux sur puce (NoC) et la technologie d'automatisation de l'intégration des systèmes sur puce d'Arteris permettent d'accroître les performances des produits tout en réduisant la consommation d'énergie et en accélérant la mise sur le marché, ce qui se traduit par une amélioration de l'économie des systèmes sur puce et permet aux clients de se concentrer sur l'élaboration des prochaines innovations.

Avec plus de 250 employés, un siège dans la Silicon Valley et des bureaux dans le monde entier, nous sommes un catalyseur de l'innovation SoC pour que les entreprises, des startups aux plus grands leaders du marché technologique, puissent créer efficacement de nouveaux produits avec une flexibilité et une facilité de connectivité éprouvées. Pour en savoir plus, consultez le site

www.arteris.com

About the Company

Arteris (Nasdaq: AIP) a leading provider of system IP for the acceleration of system-on-chip (SoC) development across today’s electronic systems. Vertical applications include automotive, communications, consumer electronics, enterprise computing, and industrial applications, leveraging horizontal technologies such as AI/ML, functional safety and reliability, and hardware/software integration. Arteris network-on-chip (NoC) interconnect IP and IP deployment technology enable higher product performance with lower power consu... Know more